title

EML-FCRPC Paper 06｜可重構類比計算原型：類比電路、FPAA 與拓樸運算驗證

english_title

Reconfigurable Analog Computing Prototype: Analog Circuits, Field-Programmable Analog Arrays, and Validated Computational Topology

series

EveMissLab Field-Container and Reconfigurable Physical Computing

series_abbreviation

EML-FCRPC

paper

06 / Reconfigurable Analog Computing and Topology Validation

version

0.1

date

2026-10-22

status

Public-facing research draft; not yet published or submitted

author

Neo.K

research_assistance

Aletheia (AI-assisted technical drafting and literature verification)

institution

EveMissLab／一言諾科技有限公司，台灣

document_class

Engineering Concept / Experimental Protocol / Falsifiable Computing Model (E/R/T)

evidence_level

E0 for the integrated EML-FCRPC analog prototype; paper calculations are analytical illustrations, not physical measurements

language

zh-TW

canonical_format

UTF-8 Markdown; canonical LaTeX delimiters: $...$ and $$...$$ only

license

Undecided; explicit author approval required before publication

EML-FCRPC Paper 06

可重構類比計算原型

類比電路、FPAA 與拓樸運算驗證：從可切換的實體連結到可重現的計算結果

Reconfigurable Analog Computing Prototype: Analog Circuits, Field-Programmable Analog Arrays, and Validated Computational Topology

研究定位與證據聲明：本文為 EML-FCRPC 公開概念產品系列第七篇（Paper 06），將 Paper 05 所提出「有限實體單元經受控重組後可形成不同計算功能」轉化為最小實驗協定。本文不宣稱 EveMissLab 已製造、量測或驗收類比硬體、FPAA、奈米機器人、光場計算盒或新型通用電腦。文中的 RC 數值為由已知電路公式推導的理論示例；SPICE、數值分析、硬體量測及真實 FCEI 裝置回執均列為待執行工作。外部研究的實驗證據不自動轉化為本專案的實驗證據。

關鍵詞：可重構類比計算；FPAA；可程式化類比陣列；電路拓樸；跨接矩陣；運算放大器；RC 網路；微分方程；混合訊號；SPICE；候選驗證；DNGP；拓樸組合計算機；FCEI；TCE；GCCFT；RMC。

作者： Neo.K
機構： EveMissLab／一言諾科技有限公司，台灣
日期： 2026-10-22
版本： 0.1

摘要

從光學與聲光場容器，到微型邏輯單元與拓樸組合計算機，EML-FCRPC 的主張逐步擴大了可以承擔計算的物理載體。然而，若缺乏一個近期可重現的實驗平台，三維格子重新排列與物理計算能力之間就只剩視覺類比。本篇因此選用低風險、可模擬、可量測的可重構類比電路作為第一個介於抽象拓樸與實體計算之間的工程橋梁。

本文不重新宣稱可程式化類比陣列為新發明。FPAA（Field-Programmable Analog Array）本就利用 Configurable Analog Blocks、可程式化連線與類比元件配置，在同一硬體平台上執行不同連續或取樣訊號處理工作。已發表的憶阻器 FPAA 實驗展示濾波、等化與聲學混頻分類；其他研究也已探索 FPAA 的可配置元件、配置演算法與類比神經動力學。這些是本文的既有技術基線，不是 EveMissLab 的原創硬體成果。

本文真正提出的是一組可驗證的跨層工程契約：上層程式明確指定可觀察的任務、有限運算元件、埠型別、拓樸候選、參數與誤差界；物理後端將其轉為數值微分方程、SPICE 網表或具有安全閘門的 FPAA 配置；中央 AI 可尋找候選，但不允許自行跳過獨立驗證和硬體授權；結果讀回則須區分正典程式語義、模擬結果、真實電路狀態與儀器量測。

第一個實驗使用相同的電阻與電容，透過不同接線方式形成 RC 低通與高通系統，展示同一元件集合可實現不同的傳遞函數。第二個實驗以雙狀態微分系統研究耦合邊的有無。第三個實驗研究運算過程中的受控切換，明確納入切換過渡、狀態延續、非理想元件、重配置延遲、供電與校準。全部結果都須與固定拓樸基線、數位求解基線、僅調參不換線的基線以及隨機候選搜尋基線相比。

本篇將前文 FCEI（Field-Container Execution Interface）延伸為 FCEI-Analog Profile v0.1（提案），定義裝置能力、候選配置、分析模式、驗證回執、拒絕碼與安全邊界。此 Profile 仍屬設計契約，不能把文中 JSON 範例當成已經完成的軟體 API。整合性證據等級維持 E0；未來在有程式、模型、原始資料、環境紀錄與獨立審查時，才可逐階更新。

本文的核心命題不是「類比電路能計算」——這是既有事實——而是：能否將類比計算的物理拓樸當成受版本化、可觀測、可否證的程式後端，使 DNGP／TCE 等上層系統在不混淆表示與物理的前提下，可靠地建立、改變並驗證實體計算功能？

0. 問題定位與研究邊界

0.1 為什麼先做類比計算，而不是直接製造奈米單元？

類比運算的最小模型具有五項優勢：

1. 可追溯的物理方程：電阻、電容、運算放大器、開關網路可寫成明確的電路方程。
2. 可實作的接線拓樸：同樣元件在不同接線下可形成不同可觀察函數。
3. 低成本的純軟體基線：數值 ODE 與 SPICE 可先執行大部分可行性與錯誤分析。
4. 安全分級的實體原型：可先使用現成低壓模組與保護措施，不需要強光或危險高能實驗。
5. 與遠期載體保持可比性：可將輸入—配置—演化—讀出—驗證流程抽離於特定電子元件之外。

這些優勢不表示類比電路能代表所有光學、聲學、流體或微奈米系統的物理機制。它能驗證的是一組跨介質的操作契約與有限計算假說。

0.2 本文要避免的四種錯誤推理

錯誤一： 電路能換線，所以已經證明未來奈米微型單元群能自由重組。

錯誤二： 3D 畫布上一條連線改變，所以真實硬體的電氣連接必然改變。

錯誤三： 理想數學模型滿足目標，所以有雜訊、切換過渡與容差的實體系統也一定滿足。

錯誤四： 某個類比子問題具有低延遲，所以把編譯、資料轉換、校準、重配置、讀出與驗證納入後仍必然優於數位計算。

0.3 三類不同的研究主張

• 存在性主張：同一有限元件集在受控不同拓樸下能實現至少兩種可驗證的輸入—輸出映射。
• 可控性主張：上層軟體能經過一致的介面要求配置，並由獨立量測確認實際拓樸與預期相符。
• 效益主張：在特定工作負載下，計入所有額外成本後，重配置具有正面的效能、精度、能源或資源重用收益。

前兩項即使成立，也不邏輯保證第三項成立。

0.4 本篇與系列其他篇的邊界

1. 外部研究：可重構類比運算已經存在

1.1 FPAA 的基本工程定義

FPAA 以可配置的類比運算區塊（CAB）、路由／交換網路、參數儲存與輸入輸出介面組成。依器件不同，可使用運算放大器、比較器、電容網路、可調電阻、開關電容及其他元件。以配置資料調整功能和連接，是其既有用途，不能視為本文的新發明。不同 FPAA 的 CAB 類型、訊號頻帶、運算精度與重配置能力差異很大，不存在一個可以概括所有器件的通用規格。

1.2 憶阻器 FPAA 的既有實驗

Li 等人的研究已示範 Memristive Field-Programmable Analog Array（memFPAA），以憶阻器作為多種核心類比元件及連接網路的一部分，配置成一階帶通濾波器、音訊等化器與聲學混合頻率分類器。該文於 2022 年首次公開、2023 年正式期刊卷期出版，DOI 為 10.1002/adma.202206648。[R1]

這說明具有可配置參數與連接的物理類比計算具有實驗先例；不能因此推論該裝置已經實現本系列的三維格子程式語言、FCEI 或自由空間場容器。

1.3 大小與粒度不同的 FPAA 研究

2024 年一項 FPAA 工作使用 Anadigm AN231E04 平台研究分數階神經動力系統的類比實現，呈現可配置類比模組的既有實務。[R2] 2024–2025 年相關研究進一步探索可重配置類比陣列的配置演算法、元件級可編程性及自動綜合。[R3][R4]

這些技術是「可能使用的類比後端族」，不是必須採用的特定產品；購買／部署選擇須另看供應、授權、工具鏈、可測試性與硬體能力。

1.4 電路模擬與獨立數值基線

• ngspice：可執行 DC、時域及 AC 等電路分析，支援腳本、混合訊號及外部控制路徑。[R5]
• Xyce：Sandia 的 SPICE 相容電路模擬器，支援傳統電路分析與高效能執行。[R6]
• LTspice：具原理圖、電路模擬及波形檢視的工具，可作為另一個實務交叉檢查環境。[R7]
• SciPy solve_ivp：可在明確 ODE 模型下給出獨立數值解；這是數學模型基線，不是電路寄生及器件模型的完整替身。[R8]

模擬器之間若共用相同錯誤模型或無意識採納同樣假設，交叉執行並非完全獨立的真值證明。解析解、保守律、SPICE 元件模型及現場量測應互相補強。

1.5 為何還需要本文？

現成的 FPAA 設備可以在元件與電路層改變配置。DNGP、TCE、GCCFT 等上層架構則關心程式身份、任務語義、關係、局部計算域、版本與證據。兩者中間需要一個不冒稱新硬體、不混淆物理與顯示的契約層，才能使自由移動的三維格子真正成為可檢查的物理拓樸候選。

本文把該契約及其最低否證條件寫成一份可測試的公開研究計畫。

2. 從格子到類比電路：六層不可混同的對象

2.1 第一層：程式語義物件

一個 DNGP ProgramUnit 可代表濾波器、積分器、訊號來源、讀取端、抽象函數、控制器或其組合。它有穩定識別碼，不由 UI 中的 X／Y／Z 座標決定身份。

2.2 第二層：顯示與空間操作格

螢幕 3D 或未來 XR 中的立體方格，是對程式物件與關係的可操作投影。格子的旋轉、相機縮放、視窗排列、圖層展開，可以只改變顯示位置，不構成任何硬體命令。

2.3 第三層：編譯中間表示

Analog-IR（本文提議的最小 Profile）表達：元件型別、端口及單位、連接、數值參數、外部輸入、觀測點、計算任務、時間域與配置版本。

2.4 第四層：電路網表／佈局

具體的 netlist 以電子節點、元件與連接方式描述電路。不同網表若只相差節點重新命名，未必代表拓樸真正改變；若端口對照與觀測定義改變，也可能呈現不同函數。拓樸比較必須保留外部埠語義。

2.5 第五層：物理設備與可測狀態

電阻、公差、開關實際接點、電容初始電荷、電源、時鐘、寄生電容、導線及感測器都具有真實物理限制。只有裝置回讀、內建自測與適當測量證據，才有資格聲稱某次連接已實際形成。

2.6 第六層：任務輸出與驗證回執

同一類比電路可以在不同輸入頻率或初始條件下呈現不同輸出；讀取者必須記錄任務、輸入、時間窗口、標準值、估計誤差與校準。沒有觀測定義，就不能僅根據電路外形主張它完成特定計算。

2.7 一條完整映射鏈

DNGP ProgramUnit / Typed Relation
           |
           v
Editable Spatial Projection --[explicit semantic edit]-->
           |
           v
Analog-IR candidate --[validate]-->
           |
           v
Netlist / Mapping Plan --[capability and safety gate]-->
           |
           v
SPICE simulation OR authorized device configuration
           |
           v
Raw waveforms / sensor measurements
           |
           v
Decode / compare / uncertainty / receipt
           |
           v
Adopted result or rejected candidate

原始程式的正典存儲、視圖、部署計畫、物理配置與觀測回執各自具有版本，不可以把同一個字串 ID 當成這些不同領域的「全部真相」。

3. 類比物理運算的形式模型

3.1 後端組態與拓樸

定義候選配置：

其中：

• $V$：有限元件與電氣節點集合；
• $E$：元件端口與實體網路之間的有型連接；
• $P$：元件數值參數與容差模型；
• $D$：受控切換器件、方向性與驅動條件；
• $S$：初始狀態及合法切換序列；
• $B$：電壓、電流、頻率、熱、功率與操作邊界；
• $O$：輸入、輸出端口、可觀測量及讀出語義。

$E$ 的變更代表接線／網路拓樸的候選改變； $P$ 的變更則代表參數變更。二者可能共同改變傳遞函數，但在實驗上必須分組比較。

3.2 一般有限維類比系統

以受控狀態方程描述：

其中 $\boldsymbol\eta(t)$ 是感測、元件與建模誤差的合成項，不能在實體聲明中被預設為零。

3.3 線性電路之狀態空間形式

在一個拓樸固定且模型條件成立的區間，可使用：

這是有限類比網路的常見模型形式。不同開關配置可能帶來不同的 $A,B,C,D$，但兩個不同拓樸也可能產生相同可觀察輸入—輸出映射；因此拓樸差異並不保證函數差異。

3.4 Modified Nodal Analysis 與約束

含電容、電感、理想電壓源等元件的電路常可寫成描述子系統（DAE）：

$E_{\Theta}$ 可為奇異矩陣；不能任意把上式左乘逆矩陣，假裝所有系統都是標準 ODE。不同拓樸切換時還可能改變代數約束，造成理想模型的衝量或不一致初值，須由具體電路與器件模型檢驗。

3.5 受控重配置的分段系統

令拓樸模式 $q(t)$ 只取有限選項：

對每個有效區間：

在切換瞬間 $t_s$，一般可用跳轉映射表示：

$J$ 包括切換約束、能量轉移、寄生效應及保護電路等。對特定沒有脈衝路徑、電容電壓連續的簡化模型，可以有 $J$ 為單位映射；但不能將所有重配置電路的狀態都預設連續。

3.6 計算定義需有任務解碼

令輸入樣本為 $i$，編碼函數為 $\mathcal E$，物理演化為 $\Phi_{\Theta}$，量測為 $\mathcal H$，解碼為 $\mathcal D$。候選輸出為：

只有在指定任務分布與誤差準則下，此映射才有可驗證的運算意義。它沿用 RMC 研究對「物理回應」與「工程計算」的區分。

3.7 觀察等價不等於實體等價

對指定任務與容許誤差 $\epsilon$：

在此，等價是任務相對、讀出相對及誤差容忍相對，並不代表電路圖、能耗、穩定性或硬體安全相同。

4. 三種不同的「改變」必須受獨立測試

4.1 顯示幾何改變

相機位置、格子寬度、顏色、視角與純粹 Z 軸堆疊改變，只能產生新的顯示投影，不可直接改動類比電路 netlist。

4.2 元件參數改變

改變電阻、電容、時鐘、放大倍數、偏置或 comparator 閾值，是 $P$ 的變化。它可能改變幅頻響應、暫態、能耗與穩定性，但不能因此自稱完成了「拓樸重寫」。

4.3 電氣拓樸改變

增刪、重接、斷開或重新配置實體端口之間的有效電氣連結，才是 $E$ 的變化。純 netlist 層的連線改變是「候選設計變化」；物理接點實際改變，還需要獨立的硬體確認。

4.4 物理位移與電氣連接相互獨立

微型單元移動可能不改變接線；固定在電路板上的類比元件也能經過交換矩陣重接線。因此要在實驗中分開：

1. 元件位姿／距離改變；
2. 有效信號圖改變；
3. 門檻與參數改變；
4. 觀察／解碼規則改變。

4.5 四類對照條件

所有條件必須共享相同輸入、輸出規格、資源預算與衡量標準。若 B3 的改進其實完全可以由 B1 重現，就不能把全部優勢歸因於拓樸。

5. 最小解析驗證：同樣一個 R 與 C，形成不同運算

5.1 實驗 A 的目的

本實驗不企圖證明「可重配置必定比較快」，也不是重新發明 RC 濾波器；其目的是提供一個容易由第三方重新推導的拓樸—函數映射最小證據。

所用元件在兩種配置下保持相同：

• 一個理想電阻 $R$ ；
• 一個理想電容 $C$ ；
• 同一外部輸入源；
• 同一輸出量測端；
• 同一標稱元件值與任務頻段。

僅改變兩個元件分別作為串聯元件與對地分流元件的接線位置。

5.2 配置 A0：RC 低通

Vin ---- [R] ----+---- Vout
                 |
                [C]
                 |
                GND

在理想無負載與理想輸入源近似下：

5.3 配置 A1：RC 高通

Vin ---- [C] ----+---- Vout
                 |
                [R]
                 |
                GND

對同樣的電阻與電容：

此處的「高通」與「低通」是依輸入頻率的增益變化定義，並不是把所有輸入自動轉成布林真值。

5.4 符號推導

令 $Z_C=1/(sC)$。低通是電阻與電容分壓，輸出取電容兩端：

高通輸出取電阻兩端：

因此：

上述等式只在這兩個理想且邊界條件相同的 RC 分壓模型中成立，不構成一般「所有互補拓樸都可相加」的定理。

5.5 具體參數（解析示例，非實測）

令：

得到：

在正弦穩態下，令 $r=f/f_c$：

以上數字是直接由解析公式計算，可用任意獨立計算器重算。它們尚未扣除接線寄生、訊號源阻抗、儀器負載、元件容差或溫漂。不得稱為「本專案 FPAA 量測結果」。

5.6 最低可證偽主張 H-A1

在保持元件種類、標稱參數、輸入輸出定義及量測條件可比的情況下，重接線可使電路由低通變為高通，其幅頻響應在預先設定的頻帶內能被獨立量測區分。

若實驗連線完成後沒有呈現所預期的頻率選擇性差異，應依次檢查接線、輸入輸出負載、元件值、儀器頻率上限及設備實際狀態；不能把負結果直接歸咎於「儀器還不夠先進」。

5.7 最低可重現 SPICE 網表：A0

以下是可供 ngspice 或相容 SPICE 工具檢查的基本電路描述。它們是研究附錄的候選測試輸入，不是本文已執行的 SPICE 報告。

* EML-FCRPC Paper06 - RC low-pass, analytical fixture
Vin in 0 AC 1
R1 in out 10k
C1 out 0 10n
.ac dec 60 10 1e6
.end

5.8 最低可重現 SPICE 網表：A1

* EML-FCRPC Paper06 - RC high-pass, analytical fixture
Vin in 0 AC 1
C1 in out 10n
R1 out 0 10k
.ac dec 60 10 1e6
.end

兩份網表都把 AC 輸入振幅設定為 1，方便以 V(out) 對應傳遞函數。不同工具的輸出命令、檔案格式及量測欄位可另行規範；實際接受驗收時須保存執行的 simulator build、命令、原始波形與工作目錄雜湊。

5.9 實體版本為什麼不能用「即時拔線」驗證

若使用實際電路，應在低壓保護、限制電流、斷電改線或具保護的受控交換電路下進行。不可在未審查的供電狀態下任意插拔；瞬態短路、電容儲能、接觸反彈或不當接地都有風險。即使本實驗的標稱信號很小，也應先完成設備及實驗環境風險審查。

6. 第二個基準：耦合結構改變二狀態動態系統

6.1 為什麼需要超過一個 RC？

RC 高通／低通示例證明可重新連線得到不同輸出函數，但它沒有驗證運算單元間的相互回饋耦合。為測試 Paper 05 所說的群集／網路思路，本節給出二狀態最小模型。它可由類比積分器、加權加法及回授構成，但具體元件配置須由 SPICE 或實體電路另行降低。

6.2 固定的元件角色與動力學

令兩個狀態單元具有相同自我衰減率 $a>0$，彼此可能透過增益 $k\ge0$ 耦合。

模式 $q_0$ （單向耦合）：

模式 $q_1$ （雙向耦合）：

二者共用狀態定義及既定參數；差別在於是否使 $x_2$ 的訊號回饋到 $x_1$。雙向耦合不一定比單向耦合更好，需由任務與穩定性判定。

6.3 穩定性由參數與拓樸共同決定

模式 $q_0$ 的特徵值都是 $-a$ ；模式 $q_1$ 的特徵值是 $-a+k$ 與 $-a-k$。因此在此特定線性模型下，若要 $q_1$ 漸近穩定，必要且充分條件為：

這給出一個重要的工程結果：重接回授邊即使保持元件相同，也可能使系統跨過穩定性邊界。AI 不得僅依「連接越多、可計算性越高」來選拓樸。

6.4 假想設計參數（非量測）

例如在電路單位換算正確且理想模型成立下，考慮 $a=2\ \mathrm{s}^{-1}$ 、 $k=0.5\ \mathrm{s}^{-1}$。模式 $q_1$ 的特徵值為 $-1.5$ 和 $-2.5\ \mathrm{s}^{-1}$，屬於穩定候選；若把 $k$ 提高到 $2.5\ \mathrm{s}^{-1}$，則 $q_1$ 會有正特徵值，形成不穩定候選。這是代數演算示例，不是任何實體電路的證實工作範圍。

6.5 與真實元件的對接義務

實體實現需要釐清：

• 每個積分器所需電容、電阻、偏壓與放大器頻寬；
• 負回授符號、加權通道與共地參考；
• 運算放大器的飽和、輸入偏置、輸出擺幅與 slew rate；
• 切換時單元間的瞬態與輸入端保護；
• 真實元件頻帶及雜訊是否掩蓋模型差異；
• 模型的狀態座標能否由儀器直接觀測。

6.6 第二組可證偽主張 H-A2

在固定單元模型及相同量測任務下，可控地加入回授關係應改變特定時間響應與系統極點；差異應能由解析模型、電路模擬及獨立量測相互對照。

若候選拓樸在有限頻帶內觀察起來等價，須檢查是否因測試刺激不足、不可觀測模式、儀器解析度或實際連線沒有改變造成。不能直接推論任何拓樸改動必然可從有限量測中辨識。

7. 第三個基準：計算過程中的動態拓樸

7.1 靜態選線與運行中切線不同

「先停機、換線、再執行」只驗證多配置功能；「訊號正在演化時切換拓樸」增加了狀態連續性、切換過渡、時序、安全與非預期暫態。後者才接近 Paper 05 所說的重組本身參與計算過程，但仍不意味著具有自主物理智能。

7.2 四階段切換生命週期

CURRENT_CONFIG
  -> VALIDATED_NEXT_CANDIDATE
  -> SAFE_TRANSITION / QUIESCE (if required)
  -> APPLY_SWITCH_SEQUENCE
  -> VERIFY_ACTUAL_CONNECTIONS
  -> SETTLE_AND_CALIBRATE
  -> RESUME_OR_SAMPLE
  -> REPORT / REJECT / RECOVER

每一階段都需要獨立的失效狀態。控制器僅宣布「開關命令已送出」，不能等同「配置已正確建立」或「計算已得到有效結果」。

7.3 有限切換成本

定義一次重配置的總時間：

其中有些步驟可以局部重疊，但除非實測且因果關係允許，不能把它們全部算成零。

7.4 電容狀態與瞬時值

理想連續電容滿足 $i_C=C\,dv_C/dt$。對有限電流與固定電容，電壓不能瞬時無限跳變。然而重配置可能直接連接不同初始電壓的節點，產生電荷重新分配；真實開關具有寄生與有限帶寬，理想 DAE 也可能遇到不一致初值。因此應按拓樸與切換動作單獨求解，而不是預設所有 $x(t_s^+)=x(t_s^-)$。

7.5 切換安全的工程條件

• 先驗證新配置不會短接電源或把兩個不相容驅動源硬接。
• 使用 break-before-make 或等效安全連接策略，需與實際設備匹配。
• 在不確定狀態下禁止未授權的自動重試。
• 在適當條件下採用電荷洩放、輸入隔離及過流保護。
• 記錄通道實際開合時刻與接觸／MOS 開關的非理想特性。
• 超過安全包絡時停止物理操作並保留原始資料。

7.6 非預期的改變同樣應記錄

例如某個重配置原本目標是加快狀態收斂，卻引發振盪、飽和或大幅噪聲；該負結果不是文件可刪除的雜訊，而是對 AI 規劃器、成本模型與系統安全邊界最重要的反例。

7.7 重新配置作為演算法的一部分

在明確限制與可觀測證據下，系統可以把 $q(t)$ 納入控制策略：

其中 $r(t)$ 為任務目標， $\mathcal B$ 為安全／資源界限。這是控制與組合優化的形式模型，不等於 AI 已掌握任意實體結構重組。

8. 第一個可交付數值實驗：解析解、SPICE 與數值 ODE 三角比對

8.1 為什麼三角比對？

若同一段程式同時生成理論波形和宣稱的「模擬驗證結果」，很容易因共享 bug 而得到表面一致。理想 RC 傳遞函數提供解析基準；SPICE 提供電路語義與元件模型；SciPy 等 ODE 求解器提供另一種數值路徑。三者在清楚界定的假設下互相核對，才能降低錯誤共用的機率。

8.2 範圍與任務

• 任務一：A0、A1 的 AC 幅頻與相頻曲線。
• 任務二：各自的階躍／方波暫態；不得直接將 AC 演算和時間積分結果混為一談。
• 任務三：元件容差掃描與輸出負載敏感性。
• 任務四：對二狀態耦合模型執行穩定性與暫態檢查。
• 任務五：可選的拓樸切換窗口模擬，須有初始狀態條件。

8.3 獨立數值求解的候選方程

對低通 RC，令 $x=v_{\mathrm{out}}$，則：

可以在輸入及初始狀態已指定時用 ODE 求解。對高通配置，若輸出為 $v_R$，在理想條件下有：

此式對非光滑輸入的導數需要適當的分布或有限斜率處理；實務測試可由電容節點狀態及原電路方程建立更穩健的狀態表示，避免直接用理想跳變造成數值假象。

8.4 SPICE 交叉檢查的最低欄位

每次數值試驗至少保存：

run_id
netlist_source_sha256
simulator_name / simulator_version
model_file_hashes
solver_options / tolerances
source_amplitude_and_frequency
initial_conditions
sampling_rate_or_frequency_grid
output_port_and_units
raw_waveform_artifact
postprocessing_script_hash
reference_formula_version
assumption_list
acceptance_or_rejection

8.5 誤差怎麼計算？

對一組預先指定的採樣頻率 $f_j$，可定義複數響應的相對誤差：

其中 $H_*$ 為獨立指定的參考、 $\delta>0$ 用以避免分母為零， $\delta$ 必須在測試前固定。若參考在部分頻帶接近零，還應提供絕對誤差、噪聲底及可辨識性的解釋，不能只報單一百分比。

8.6 暫態與延遲的不同測量

暫態需記錄收斂時間、超越量（若適用）、環境變化、重配置暫停時間及每次訊號觀測窗口。若沒有給出相同的穩定性與品質門檻，兩個後端的「完成時間」便不可公平比較。

8.7 模型誤差與實體誤差不可合併成零

建議至少區分：

• 模型結構不完備；
• 元件參數不確定性；
• 數值積分與離散採樣誤差；
• 儀器校準與探測噪聲；
• 開關狀態與接點寄生；
• 溫度、供電及長時間漂移。

測量的不確定性應按被測量定義、來源與統計／非統計評估方法紀錄，不能把多次測量平均視為必然消除系統偏差。[R9]

9. 真實實驗台：由低壓離線驗證到 FPAA

9.1 Stage A0：不需要購買硬體

使用公開數學公式、簡化 Python ODE、兩份 SPICE 網表與可視化工具，先建立所有任務、資料格式、輸入區間、測試規格及失敗案例。這一階段最有價值的是修正契約與確認問題確實可被量測。

9.2 Stage A1：純被動 R/C 教學電路

在合適的低壓教學／實驗環境中，使用已知阻容元件、信號源與量測設備，分別實作固定低通和高通，測試解析式與實際幅頻響應的對照。須由合格操作者依設備說明、供電限制與電路安全規範進行；公開文件不保證特定設備與連線必然安全。

9.3 Stage A2：安全切換與狀態回讀

在 Stage A1 已建立量測基線後，考慮受控交換矩陣、類比開關或繼電器方案，先檢查所有切換狀態，限制不合法路由，並透過獨立回讀證明開關配置正確。這一階段才開始檢驗「上層編譯配置是否落實到物理接點」。

9.4 Stage A3：可配置運算區塊

加入有限數量的運算放大器或現成類比模組，建立加法器、積分器、比較器等受限功能，並測試增益、偏置、飽和、非線性、噪聲與頻帶限制。必須指定量測電氣參考點及各輸入輸出的合法型別。

9.5 Stage A4：具文件支持的 FPAA 評估

若選用 FPAA，先研究硬體能否提供以下必要功能，而不是先假設所有 FPAA 都支援：

• 自訂或選配的可配置類比模組；
• 能映射本研究有限電路的交換／配置容量；
• 可查證的配置下發、讀回與版本控制；
• 已知的參數精度、溫漂、訊號頻率與噪聲；
• 明確的裝置 SDK、驅動、授權和資料擷取能力；
• 失敗時安全復位與結果不確定狀態。

可配置並不保證完全無中斷，FPAA 的有限 CAB 數與路由資源可能不支援任何指定的任意圖。

9.6 Stage A5：計算期間動態拓樸

只有在靜態模式、校準、限幅、狀態保持及故障回復都驗證後，才允許進行受限時序切換。這一階段應比較「變更參數」「重接線」「不重配置」三種不同的控制方式。

9.7 可選的量測儀器類別

例如教學級整合式函數產生器、示波器與頻率分析儀可支援 RC 頻率響應量測。Analog Devices 的 ADALM2000 官方說明列有訊號產生、示波、網路分析和基本供電能力，屬於可評估的儀器類別示例而非本文要求購買的指定型號。[R10] 對比測試的實際頻段、訊號幅度與輸入／輸出負載應以最終所用設備校準資訊為準。

9.8 可測性比炫目的 3D 原型更優先

若系統可以展示華麗的三維節點換線動畫，卻無法取得真實輸出波形、配置讀回與元件誤差，則只完成了 UI 原型。正式對外文章必須明確分開「可操作空間畫布」與「真正量測的類比運算結果」。

10. 何種任務可能值得採用可重構類比計算？

10.1 較合理的候選工作

• 訊號濾波與均衡；
• 具頻率特徵的感測前處理；
• 受限微分方程模擬；
• 狀態空間系統與受控動力學；
• 特定類比矩陣運算；
• 物理儲備池及時間訊號分類；
• 不需要高精度浮點結果的有限近似運算。

10.2 不宜先主張的工作

• 任意大規模高精度符號計算；
• 完全代替 CPU、GPU 或記憶體；
• 可無限制級聯的通用邏輯電路；
• 高精度可重現數位事務提交；
• 由單純拓樸連通直接推出通用智能；
• 無視資料搬移、校準與能耗的普遍加速。

10.3 任務相容性檢查

每個任務要先指定：輸入動態範圍、誤差容忍、觀測帶寬、期望輸出形式、可接受校準頻率及硬體重配置頻率。只有與物理後端特性相符者，才能進入候選編譯集合。

10.4 以元件重用而非神奇加速為第一利益假說

即使某類比陣列的時間／能耗沒有擊敗固定數位方案，仍可能因為同一裝置可以在不同任務間重配置，而降低實驗原型的器材種類或研發迭代時間。這是不同種類的效益，須單獨量測，不得與運算吞吐量混為一談。

11. 完整成本模型：重配置只有在明確條件下才值得

11.1 全系統延遲

一次任務的端到端時間可以表示為：

若已有快取配置或多次工作重用同一組態，固定成本可按合法條件攤銷；但不能在冷啟動結果裡把它們省略。

11.2 全系統能源

這裡的項目需要依真實架構避免重複記帳；某些裝置整合電源與儀器時，要用可重現的量測邊界說明哪些項目已包含。

11.3 固定配置與重配置的攤銷

令重配置方案有初始成本 $C_r$ 、每次任務成本 $c_r$ ；固定方案有成本 $C_f$ 、每次任務成本 $c_f$。對 $N$ 次任務：

只有當二者計量一致，且滿足：

時，才能在該成本指標下聲稱重配置占優。若 $c_r\ge c_f$ 且 $C_r\ge C_f$，則這個簡化模型中不存在任何 $N>0$ 能使重配置更便宜。資源共享帶來的收益需要清楚放入 $C_f$ 與 $C_r$ 的定義。

11.4 多任務工作負載的轉換成本

對不同任務 $i\to j$，重配置成本通常不一樣：

因此真正重要的不只是某一配置有多好，也包含任務順序、重用、可行連線及設定切換頻率。這為後續 TCE 與 GCCFT 的調度實驗提供具體成本欄位，但本文不宣稱已找到全域最優排程。

11.5 公平比較與設備邊界

不能把純類比核心的皮秒／奈秒級內部響應直接和 CPU 的包含輸入輸出之 API 完成時間比較。也不能把數位方案的整台工作站耗能拿來對比只計入類比晶片核心的能耗。比較單位必須是同等任務、同等品質、可重現的端到端執行邊界。

12. FCEI-Analog Profile v0.1：模擬與實體後端的契約提案

12.1 功能定位

此處提出 FCEI-Analog Profile v0.1（暫名 FCEI-A），作為 Paper 02 通用 FCEI 與 Paper 05 FCEI-TC 的類比電路專用後端描述。它不取代 DNGP canonical program，不取代 SPICE 電路模型，也不宣稱是一個目前已部署的 EveMissLab API。

需要處理的三個面向為：

1. 意圖與規劃面（Planning）：任務、接線候選、分析模式、元件與資源預算。
2. 裝置與控制面（Control）：配置下發、配置回讀、校準與安全狀態，需與權限分開。
3. 證據面（Evidence）：網表／版本、原始波形、讀取條件、比較基準與獨立判定。

12.2 能力自述不等於能力證明

一個後端可以自述有 16 個 CAB、32 條連接或可進行運算中切換，但仍須通過合適的能力測試與硬體可用性檢查。capability descriptor 是准入資訊，不等於正確性與性能驗收。

最小能力欄位包括：

backend_id / backend_kind / driver_version
supports_simulation / supports_physical_mode
component_types / pin_types / units
route_matrix_limits / allowed_feedback_edges
permitted_topology_transitions
analog_frequency_range / bandwidth
voltage_range / current_limit / thermal_limit
noise_floor / sampling_modes
switching_model / reconfiguration_timing
settling_policy / calibration_policy
connection_readback_method
safety_interlock_mode / authorization_policy
supported_observation_types / evidence_receipts

12.3 模擬專用 Profile 範例

以下 JSON 僅是一個可供未來 schema 驗證的提案樣本。所有名稱與版本都是本文示例；hardware_enabled=false、physical_execution_authorized=false 是強制保守設定。

{
  "schema": "eml-fcei-analog/v0.1",
  "request_id": "request:rc-topology-demo-001",
  "task": {
    "task_id": "task:rc-transfer-function",
    "task_revision": 1,
    "function_contract": {
      "input_kind": "small_signal_voltage",
      "input_unit": "V",
      "output_kind": "voltage_transfer",
      "output_unit": "V_per_V",
      "analysis": "ac_sweep",
      "frequency_unit": "Hz",
      "frequency_start": 10,
      "frequency_stop": 1000000,
      "acceptance_ref": "acceptance:rc-analytical-reference-v1"
    }
  },
  "source": {
    "system": "DNGP-projection-example",
    "canonical_unit_id": "program-unit:illustrative-rc",
    "canonical_revision": 1,
    "source_id_is_verified": false
  },
  "execution_request": {
    "backend_id": "spice-simulator-candidate",
    "mode": "simulation_only",
    "hardware_enabled": false,
    "configuration_id": "configuration:rc-low-pass",
    "configuration_revision": 1,
    "boundary_revision": 1,
    "calibration_revision": null
  },
  "analog_payload": {
    "component_instances": [
      {"id": "R1", "kind": "resistor", "value": 10000, "unit": "ohm"},
      {"id": "C1", "kind": "capacitor", "value": 1e-8, "unit": "F"}
    ],
    "nets": [
      {"net": "in", "ports": ["Vin:positive", "R1:1"]},
      {"net": "out", "ports": ["R1:2", "C1:1", "probe:voltage"]},
      {"net": "0", "ports": ["Vin:negative", "C1:2", "probe:reference"]}
    ],
    "requested_observation": "complex_transfer_function"
  },
  "governance": {
    "candidate_only": true,
    "ai_proposal_only": true,
    "physical_execution_authorized": false,
    "requires_independent_validation": true
  }
}

實際接口須另外明確定義 Vin 元件的來源型別、輸入激勵、觀測儀器等 port schema，不能因示例擁有關聯字串就推論 netlist 必然完整。類比狀態與讀出若使用複數值，應選擇固定序列化方式，例如分離 real 與 imag，並在 schema 中規定頻率排序和單位。

12.4 由同一元件集建立高通候選

低通到高通的切換在 Analog-IR 中應是新的候選配置，不能直接修改上一份被採納資料：

{
  "schema": "eml-fcei-analog-topology-candidate/v0.1",
  "candidate_id": "candidate:rc-high-pass",
  "parent_configuration_id": "configuration:rc-low-pass",
  "expected_parent_revision": 1,
  "component_ids": ["R1", "C1"],
  "candidate_nets": [
    {"net": "in", "ports": ["Vin:positive", "C1:1"]},
    {"net": "out", "ports": ["C1:2", "R1:1", "probe:voltage"]},
    {"net": "0", "ports": ["Vin:negative", "R1:2", "probe:reference"]}
  ],
  "constraints": {
    "component_values_unchanged": true,
    "input_output_ports_unchanged": true,
    "physical_actuation": "forbidden",
    "requires_netlist_validation": true
  }
}

此例保持觀察端名 out，明確更換 R1／C1 的接線；純粹把同一圖的元件或網路重新命名，不應被誤判為新的可計算拓樸。

12.5 一個未執行的回執格式

為避免把規格草案冒稱驗證成功，以下刻意使用 NOT_EXECUTED 與空資料參照：

{
  "schema": "eml-fcei-analog-receipt/v0.1",
  "request_id": "request:rc-topology-demo-001",
  "task_id": "task:rc-transfer-function",
  "configuration_id": "configuration:rc-low-pass",
  "configuration_revision": 1,
  "backend_id": "spice-simulator-candidate",
  "mode": "simulation_only",
  "execution_status": "NOT_EXECUTED",
  "physical_execution_performed": false,
  "source_sha256": null,
  "netlist_sha256": null,
  "raw_measurement_ref": null,
  "calibration_ref": null,
  "verification_verdict": "INDETERMINATE",
  "evidence_level": "E0_DESIGN_ONLY",
  "note": "Illustrative contract, not an actual simulation receipt."
}

真正的回執必須綁定實際執行的候選內容摘要、求解器版本、原始輸出、觀測時刻、驗證腳本及審查結果。候選雜湊不得使用 sha256:placeholder 當作有效 digest。

12.6 Candidate／Validate／Commit 分離

Spatial UI / Agent proposal
      -> Analog-IR candidate
      -> Type + connectivity validation
      -> SPICE model validation
      -> Independent electrical safety validation
      -> Authorized hardware plan (optional)
      -> Connection readback / calibration
      -> Sample + compare
      -> Evidence receipt
      -> Explicit adoption or rollback

Commit 至少包含兩個不同範疇：

• 正典語義採納：改寫 DNGP 的合法程式物件／關係，依自身權限審查。
• 硬體配置採納：裝置實際接線與安全狀態，依硬體控制域審查。

任何一側成功都不自動代表另一側完成。兩者應有不同 revision 與 traceable mapping。

12.7 拒絕碼與不可偷偷修補的狀態

AI 可以建議重新規劃候選，不能自行修改安全上限、偽造感測器回執或把失敗自動標記為通過。

12.8 跨後端相容性

FCEI-Analog、FCEI-TC、FCEI-Optical、FCEI-AO 可以共用上層任務 ID、候選與驗證生命週期，但類比電壓、光學相位、聲壓、機械接點和實體座標有不同量綱與校準模型。跨後端相容性應建立在明示型別與保留損失／誤差的映射，不是強迫每個後端回傳同一個不帶單位的 value。

13. DNGP 三維畫布如何成為類比計算工作台

13.1 格子是可操作的代理，不是電路本身

一個方格可投影為電阻、電容、積分器、測量點或子電路。當使用者把兩格連起來，UI 應先產生一個有端口及連接型別的候選，而不是直接改寫硬體。場景中畫出的細線可能表示電氣連接，也可能只是邏輯依賴、顯示對齊或資源關係，必須使用明確的線型與 inspector 顯示。

13.2 3D 座標是可選的實體佈局約束

在桌面電路和 FPAA 中，連接長度與寄生確實可能影響頻帶和噪聲，但 UI 中隨意設定的 Z 值不能被當成實際導線長度。只有在硬體提供空間量測、佈局資料與有效電磁／傳輸模型時，坐標才能參與物理成本估算。

13.3 最小工作台功能

1. 元件庫：R、C、L、OpAmp、Comparator、Source、Probe、Switch、Virtual Macro。
2. 編輯器：有埠類型的連線與斷線、群組／展開及視圖切換。
3. 配置檢視：元件數量、節點連接、元件值、頻率、容差、電源、限制。
4. 模擬器：從同一 Analog-IR 產出 SPICE 網表與獨立 ODE 記錄。
5. 結果檢視：波形、Bode plot、配置前後差異、誤差與不確定性。
6. 審核器：候選差異、版本衝突、安全檢查、證據採納。
7. 外部介面：未來 FPAA adapter，以 capability gate 開啟。

13.4 三個按鈕不能合併

• Preview topology：只更新顯示與候選。
• Simulate candidate：只執行純軟體求解。
• Request physical deployment：提交受授權設備審查。

不應讓「拖線」直接觸發第三項。DNGP 原本的 Proposal != Commit 原則應保持不變。

13.5 無法處理的內容要顯示限制

若 FPAA 只能使用特定類比模組，而當前 DNGP 格子包含不支援的自定義單元，UI 應顯示 UNSUPPORTED_COMPONENT，而不是悄悄把它替換成看起來差不多的運算。合法近似替代也要有使用者可審查的誤差、語義損失及成本報告。

13.6 與 EveAtelier／ORDR 的角色分開

Compositor、EveAtelier、ORDR 可以參與場景編輯、可視化、世界配置與渲染，但不具有定義類比電路準確性的自動權威。圖層深度、世界持久化、聲光視覺效果與電氣狀態各自有獨立的正典來源。跨系統橋接需明確聲明每一個映射的 loss、revision 與 authority。

14. AI 代理與拓樸搜尋：有用但不具有自動批准權

14.1 AI 可以做的工作

中央 AI 可以：

• 從目標函數尋找可配置的類比網路；
• 排列有限 CAB 資源與規劃路由；
• 對有限拓樸候選做搜尋、分類及排序；
• 建議數值參數、量測頻帶與校準策略；
• 根據失敗回執提出下一組實驗假說；
• 產生 SPICE 網表、解析檢查及測試資料草案。

14.2 AI 不應被授予的預設能力

AI 不應自行：

• 直接關閉裝置的硬體聯鎖；
• 跳過供電／電流／元件額定值驗證；
• 修改或採納原始感測資料；
• 把模型不匹配說成外部場域「自然完成」；
• 用未經驗證的高維拓樸推論超越既有計算複雜度限制；
• 在未知配置狀態下進行自動連續重試。

14.3 受限最佳化目標

可以把候選選擇形式化為：

其中 $\mathcal F$ 為通過型別、器件、拓樸、資源與安全篩選的有限候選集。最優化目標只對事先指定的有限搜尋空間與權重有意義；即使找到該集合中的最佳解，也不是任意物理電腦的全域唯一最佳拓樸。

14.4 最低的隨機搜尋基線

若 AI 搜尋宣稱優於人工或固定設計，必須與相同元件庫、相同候選次數與同等時間預算下的隨機搜尋或規則搜尋比較。只展示一個 AI 產出的漂亮結果，不能證明 AI 的拓樸規劃具備統計上的增益。

15. 預先註冊的假說、對照實驗與驗收條件

15.1 H06-1：同元件、不同接線、不同函數

假說：單一 R/C 元件集合在 A0／A1 接線下，於規定頻段形成可重現的低通／高通響應。

可觀測量：複數傳遞函數、截止頻率、負載敏感性與模型誤差。

反例：元件種類、端口、量測方法或接線實際狀態未被控制，導致差異不能歸因於拓樸。

15.2 H06-2：固定拓樸調參與重新接線的貢獻可分離

假說：在有限任務族與公平資源預算下，B1 與 B2 產生的改善可以被分別辨識。

可觀測量：任務損失、Bode 曲線、變更成本與控制容量。

反例：若測試刺激不足或兩者功能空間高度重疊，則可能無法分離，不得宣稱拓樸獨立優勢。

15.3 H06-3：運算中切線可被安全回放

假說：對受限且合法的雙狀態系統，受控切換的實際時間序列可以在已知容差與觀測窗口內重現。

可觀測量：模式切換時刻、輸出暫態、配置讀回、偏置恢復時間與安全狀態。

反例：若接點狀態未知、輸出飽和不可恢復、儀器同步不足或模型不一致，應回傳未驗證並停止提升證據。

15.4 H06-4：跨工具的解析與模擬一致性

假說：簡化 RC 模型在相同假設下，解析式、SPICE 與獨立 ODE 能於預先固定誤差界內一致。

反例：若存在模型／參數語義不一致、求解器穩定性問題或可重現反例，需修正模型而非事後放寬誤差門檻。

15.5 H06-5：FCEI-A 保留獨立身份與權限

假說：同一任務能經由 FCEI-A 模擬後端產生受版本綁定的配置與觀測回執，不需要重寫 DNGP canonical ID，也不允許展示編輯直接修改硬體。

反例：若切換後端必須冒改正典身份、繞過候選驗證或把虛構硬體配置標為已部署，則接口未成立。

15.6 H06-6：重配置的收益可歸因且可否證

假說：在特定多任務序列中，共用類比元件可能降低硬體數量或某些開發／執行成本。

反例：若配置與校準成本大於重用收益，或未達相同精度與可靠度，應明確報告重配置在該工作負載下不占優。

15.7 最低對照矩陣

15.8 共同統計要求

• 測量次數、重複方式及隨機種子應事先記錄。
• 樣本獨立性與不同配置的測量次序應控制。
• 至少報告中心趨勢、散布、儀器校準狀態及必要的信賴／不確定區間。
• 比較效能時避免只挑最好的一次執行；尾端延遲與異常事件不能隱藏。
• 模擬或合成資料必須清楚標記，不能併入實體樣本數。
• 宣稱顯著優勢時應說明效果大小、基準與不確定性，而不僅是單一 p 值。

16. 失敗模式、復原與不可證偽風險

16.1 連接配置風險

• 電路網表合法，但配置工具映射到錯誤的硬體端口。
• 一個連接在視覺上存在，實際接點卻開路。
• 一個已刪除的舊連接仍留在實體開關矩陣中。
• 模擬器端口方向無概念，硬體驅動端口卻發生衝突。

16.2 模型風險

• 理想元件假設掩蓋實際寄生。
• 單一工作點的線性化無法代表大信號行為。
• 模擬器的初始條件未與實驗前狀態一致。
• 高度非線性／混合取樣電路使用不適當的求解器。

16.3 量測風險

• 量測儀器負載改變原本 RC 響應。
• 訊號源內阻與電路 R 混同。
• 採樣頻率不足或產生混疊。
• 頻率／相位同步失敗造成虛假的延遲與增益。
• 元件溫度與供電偏置變動造成非預期漂移。

16.4 計算與語義風險

• 將高通／低通的演示偷渡成通用類比 CPU 的證據。
• 將候選編譯成功當成硬體配置成功。
• 將 UI Z 軸位移當成電氣連通拓樸改變。
• 將 FPAA 的硬體重配置能力等同於奈米單元群的機械移動。
• 將某一工作負載的延遲優勢宣稱為超越所有數位運算。

16.5 失敗或不確定的正確輸出

一個合格的系統在無法確認配置、感測器飽和、校準過期或模型不適用時，應回傳可追蹤的 INDETERMINATE／REJECTED，保持裝置於安全狀態並保留資料。允許誠實失敗，是外部物理計算系統可被信任的前提，而不是設計缺陷。

17. E0–E5 證據分級與本篇當前位置

17.1 各級的最低宣稱

本系列內部的 E0–E5 是本文採用的研究管理分類，不是外界公認的統一技術成熟度標準。它也不是自動套用於被引用研究的評級。

17.2 本篇目前的誠實結論

• EML-FCRPC 可重構類比後端整合：E0。
• RC 低通／高通解析式：既有電路學結果，可人工重算；不是新的研究突破。
• 文獻中的 memFPAA、FPAA／電路模擬器：各自有既有工程／研究證據，不等於本文硬體原型。
• 本篇 SPICE 網表與 FCEI JSON：未執行及未部署的設計樣例；不能作為 E1／E2 驗證。
• 未來硬體與跨系統整合：待實際測試後再重新標級。

17.3 證據升級至少需要哪些原件？

• 實際使用的網表、程式和版本鎖定；
• 原始模擬輸出或儀器量測資料；
• 測試環境、硬體照片或儀器型號與校準狀態（如有實體試驗）；
• 節點配置、端口狀態及候選內容雜湊；
• 失敗案例、重試紀錄、例外／未知狀態；
• 解析或獨立基線與比較腳本；
• 第三方審查者可重做測試的操作步驟。

18. 公開概念產品路線與最小產品範圍

18.1 不把 FPAA 包裝成已完成的新產品

可重配置類比陣列已有既有研究及產品。EveMissLab 本篇對外可主張的是：把類比重配置作為通用場容器／拓樸程式介面的第一個可驗證後端，提供透明的候選、約束、數據與回執。 新增貢獻須經之後的實作與公平比較才能正式確立。

18.2 最小公開軟體展示

第一版可以只是：

1. 一個 DNGP 風格的可移動 3D 格子工作台；
2. 具有 R、C、來源、探針的有限元件庫；
3. 兩個可選網表配置及固定參數；
4. 從同一候選輸出 SPICE 網表及解析預期；
5. 顯示候選差異、模擬波形、驗證結果和失敗原因；
6. 強制使用候選—驗證—提交的操作流程；
7. 對沒有實體設備的版本顯示 simulation_only。

不需要同時製作光學場容器、FPAA 自研晶片、奈米模組、EveAtelier 大型 3D 場景或新的全域電腦，才可以把第一個演示發布。

18.3 建議的最小軟體模組

analog-ir/
  component_types
  port_types
  unit_constraints
  topology_candidate
  revision_bindings

compiler/
  topology_validator
  spice_emitter
  analytical_reference

runtimes/
  numeric_ode_adapter
  spice_adapter
  physical_fpaa_adapter_later

verification/
  raw_artifact_manifest
  result_comparator
  failure_verdict
  provenance_ledger

ui/
  spatial_projection
  circuit_inspector
  waveform_diff
  candidate_review

這是目標目錄與責任草案，不是目前 GitHub 中實際存在的專案檔案清單。

18.4 公開產品與既有內部理論的區別

本篇可以公開討論裝置接口、通用公式、已知研究、測試協定及概念產品演進，不必公開 DNGP、GCCFT、TCE 等私有倉庫中的所有未授權原始內容。發布時只引用已獲作者授權的版本與抽象；未來公開軟體、元件資料、商標與硬體接口，各自依合法授權界線處理。

18.5 系列位置與下一篇銜接

EML-FCRPC Paper 07 將處理AI 原生跨介質計算編譯器：如何從高層任務語義決定 CPU／GPU、類比、光學、聲光或其他物理後端的可行映射。Paper 06 僅提供一個可被後續編譯器使用的類比裝置 Profile 與證據路線；它不能自行宣稱已完成跨介質編譯平台。

19. 結論

類比計算機、FPAA、交換矩陣與可程式化類比電路並不是新出現的技術。本篇的價值也不應建立在重述既有電路常識上。其研究目的，是把可重配置的實體連接關係放進一個有明確任務、型別、正典身份、物理配置、控制權限、量測與證據的工程契約之中。

最小的 RC 例子說明：一個電阻和一個電容在同樣的外部輸入與輸出定義下，只要對端口的連接方式不同，即可得到不同的傳遞函數。這是可由解析公式驗證的已知電子工程事實。它提供了 Paper 05「拓樸能影響計算」的最低可見橋梁，也顯示拓樸、參數與讀出不能混為一談。

真正有研究價值的下一步，是讓 DNGP 的程式單元和空間格子能安全提出類比配置，經過有型別的 Analog-IR、獨立模擬與安全審查後，由具能力的物理裝置執行，再將原始波形、配置讀回與可否證判定回傳。這個流程若被驗證，便可以成為未來光場、聲光與可重組實體單元研究的跨介質契約參考，而不是直接聲稱類比電路已經完成那些遠期設備。

因此，Paper 06 的近期成功條件不是製造一台全域邏輯計算機，而是建立第一個真正可追溯、可拒絕、可重算的「從空間程式拓樸到實體連接再到計算結果」之橋梁。

參考文獻與技術來源

以下連結之題名、基本性質與官方／出版頁面已於 2026-10-22 核對。引用支援各來源所述的技術或方法，不構成本篇整合原型已有測試的證據。引用文獻的出版年度依期刊正式卷期及提前上線日期分開表達；若未來投稿，應補足作者、頁碼、版本及可重現性資料。

• [R1] Li, Y., Song, W., Wang, Z., et al. (2023; online 2022). Memristive Field-Programmable Analog Arrays for Analog Computing. Advanced Materials, 35, 2206648. DOI: https://doi.org/10.1002/adma.202206648 。具可重配憶阻器元件與類比路由的多用途實體 FPAA 研究，曾展示帶通濾波、等化和聲學分類。
• [R2] Field-Programmable Analog Array Implementation of Neuromorphic Silicon Neurons with Fractional Dynamics. Fractal and Fractional, 8(4), 226 (2024). https://www.mdpi.com/2504-3110/8/4/226 。使用特定 Anadigm FPAA 實作受限神經動力學的研究。
• [R3] Chen, Z., & Savidis, I. (2024). Block Configuration Algorithms for a Reconfigurable Analog Array. IEEE ISCAS 2024. DOI: https://doi.org/10.1109/ISCAS58744.2024.10558121 。FPAA 元件配置與映射演算法。
• [R4] Chen, Z., & Savidis, I. (2025). Synthesis of Analog and Mixed-Signal Circuits on a Programmable Array. IEEE Transactions on Very Large Scale Integration (VLSI) Systems. DOI: https://doi.org/10.1109/TVLSI.2025.3553538 。系統層與部分元件層可重配類比陣列之研究。
• [R5] ngspice Project. Ngspice: Special features, mixed signal and scripting. https://ngspice.sourceforge.io/extras.html ；官方入門教學：https://ngspice.sourceforge.io/ngspice-tutorial.html 。電路模擬與 SPICE 網表入門依據。
• [R6] Sandia National Laboratories. Xyce Parallel Electronic Simulator. https://xyce.sandia.gov/about-xyce/ 。SPICE 相容電路分析、數值模擬及大型電路求解。
• [R7] Analog Devices. LTspice: Simulator and Waveform Viewer. https://www.analog.com/en/resources/design-tools-and-calculators/LTspice-simulator.html 。商用供應商維護的 SPICE 工具與原理圖工作流。
• [R8] SciPy Documentation. scipy.integrate.solve_ivp. https://docs.scipy.org/doc/scipy/reference/generated/scipy.integrate.solve_ivp.html 。ODE 初始值問題數值求解的參考工具。
• [R9] National Institute of Standards and Technology (NIST). Measurement Uncertainty. https://www.nist.gov/itl/sed/topic-areas/measurement-uncertainty 。量測不確定性、校準與結果解釋的基礎原則。
• [R10] Analog Devices. ADALM2000 Advanced Active Learning Module. https://www.analog.com/en/resources/evaluation-hardware-and-software/evaluation-boards-kits/ADALM2000.html 。教學儀器的能力參考，非本篇硬體購買指定。

與 EveMissLab 已有研究的關係（內部脈絡，不代表外部實驗）

• [I1] Neo.K／EveMissLab（2026-07-30），《萬物皆 AI v2.0：關係—形態動力計算與液態可重構介質研究綱領》（RMC／LRTC）。
• [I2] Neo.K／EveMissLab（2026-07-30），《拓撲約束執行引擎 v2.0》（TCE）。
• [I3] Neo.K × Aletheia（2026-09-22 起），《GCCFT 全域耦合計算場論》。
• [I4] Neo.K × Aletheia（2026-09-23 起），《DNGP 深度原生格子程式》Paper 00、02、10、12 等。
• [I5] EML-FCRPC Paper 00–05（2026-10-22），場容器、空間格子、外部中央控制、光學、聲光與拓樸組合的研究介面與概念架構。

附錄 A：類比計算術語與「不得混同」索引

附錄 B：最小驗證測試清單

B.1 正確性測試

• 解析 RC 低通與高通傳遞函數由獨立路徑驗算。
• A0／A1 共享相同的 $R$ 、 $C$ 與 I/O 定義。
• 兩種網表能在指定 SPICE 環境中被解析。
• 在 $0.1f_c$ 、 $f_c$ 、 $10f_c$ 對照幅度及相位。
• 暫態輸入、初始條件與非光滑訊號處理已聲明。
• 一個非法網表被 validator 正確拒絕。
• 一個漂浮節點被辨識並要求合理解釋。

B.2 拓樸與版本測試

• 純 UI 位置變更不修改 Analog-IR。
• 節點重新命名不被錯認為新的電路函數。
• 真正重接線建立新的 candidate 與 revision。
• 過期 candidate 不得在舊快照上直接提交。
• 參數變更與連線變更在記錄中可分辨。
• 未校準的實體設備不能被提升到驗收狀態。
• 配置未知時不得自動宣稱回復成功。

B.3 AI 與證據測試

• AI 規劃器沒有裝置側安全聯鎖修改權。
• AI 不能把 simulation_only 變更為 physical 並跳過審查。
• 原始波形雜湊與候選配置綁定。
• 沒有可用量測時回執為 INDETERMINATE。
• 模型優化結果與真實測試資料明確區隔。
• 在共同資源與評測預算下比較固定配置、調參及重接線。

附錄 C：公開最小交付物及後續硬體決策 Gate

這些 Gate 是建議採用的未來驗收清單，不是本篇已全數通過的 Gate 報告。

附錄 D：原始碼與公開稿保存規則

1. 本文件正式原始碼為 UTF-8 Markdown，只有 $...$ 和 $$...$$ 一套 canonical LaTeX delimiter。
2. 在後續版本中，不應把數學符號自動轉寫成 Unicode 公式後當作 source。
3. 每次修訂保留版本資訊，原始檔另存，不以聊天渲染畫面當成正式稿。
4. 任何未執行的 SPICE、JSON、Python 或硬體範例都須清楚標記為候選／規格。
5. 只有真正保存原始資料、驗證結果及版本來源後，才可更新本文 E0 證據等級。
6. 引用第三方研究時區分出版年、線上發布年、裝置能力與本系列新構想。
7. 對外授權、商標與特定實體測試的安全責任應於公開發布前由作者審核。

Paper 06 End — EML-FCRPC Public Series, v0.1.